Exercices de synthèse
Modules pour montre digitale

a) module séquentiel :

Faire un compteur binaire BCD (binary coded decimal) synchrone, avec un cycle de 12 ou 24 états selon l'état de l'entrée opt24.

Lorsque opt24 = 0, le compteur compte de 1 a 12,
Lorsque opt24 = 1, le compteur compte de 0 a 23.

Il sera muni d'une entrée enable et d'une entrée init12, qui initialisera le compteur a l'état 12 de manière synchrone.
L'entrée init12 est active même en l'absence d'enable.

b) module combinatoire :

Faire un décodeur 4 bits --> 7 segments

numérotation des segments         

c) étapes du travail :

• Ecrire (éditeur nedit ) la description comportementale de chacun de ces deux modules, en langage Verilog (fichier .v ).
• Simuler l'ensemble au niveau comportemental, en créant un module test contenant l'environnement de simulation ainsi qu'une instance du module d'affichage fourni dans aff2x7.v.
• Synthétiser avec Synopsys
• Simuler une nouvelle fois en remplacant les descriptions comportementales par les netlists créées avec Synopsys.